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三维集成电路测试3D IC Testing

信息来源:整理综合自《集成电路产业全书》 | 发布日期: 2022-05-09 | 浏览量:
关键词:三维集成电路测试3D IC Testing

近年来,基于硅通孔(Through Slicon Via, TSV)的3D IC的发展十分迅速,被认为是一种具有广阔应用前景的技术。3D IC的突出优点是互连缩短、功耗降低、集成度提高、噪声降低和电路工作速度提高,可用于实现新型多功能器件及电路系统等。


尽管有诸多优点,3D IC的发展也带来了许多技术挑战,尤其是在测试方面。一方面,3D IC垂直键合多层芯片,虽然集成度大大提高,但由于封装引脚的空间限制(即引脚只能排列在芯片四周),用于测试的引脚数量并没有同比例增多,导致芯片中每个模块用于测试的资源相对变少,降低了芯片电路的可控制性和可观察性,从而大大增加了测试的难度和复杂。另一方面,广泛用于3D IC互连的TSV很容易受到制造缺陷的影响。目前,TSV工艺还不够完善,亟待提高TSV的成品率,而TSV制造过程中引入的新的缺陷也给测试带来了额外的困难。


由于3D IC制续工艺较为特殊,其测试流程也相对复杂。根据ITRS-2013, 3D IC的测试流程主要包括如下4个步骤。


(1)键合前测试(Pre-bond Die Test): 在集成到堆叠之前对单个芯片进行测试。其目的是提高单个芯片的成品率,确保故障芯片不会进入后续3D集成工艺流程中。


(2)键合中测试(Mid-bond Stack Test):对部分堆叠进行测试, 主要用于检测键合过程中可能产生的缺陷。


(3)键合后测试(Post-bond Stack Test):对完整堆叠进行测试,检测圆片减薄、对齐和键合过程中产生的新缺陷,并确保3D堆叠和TSV互连正常工作。键合后测试一般需要综合考虑键合前测试和键合中测试,以便有效降低测试成本。此外,键合后测试阶段的3D IC集成度增加,散热问题突出,因此需要进行有效的测试结构优化,以提升芯片的散热性能。


(4)封装测试(Package Test):在完成所有芯片堆叠及最终的封装后,对3D IC进行出厂前的最终的全面检测。


对于3D IC,那些针对传统2DIC的缺陷和故障模型仍然需要在测试中加以考虑。此外,由于采取了新的工艺,因此还需要考虑3D IC所特有的故障模型,主要包括如下两个方面。


(1) TSV互连故障: TSV互连故障可能发生在TSV制造、TSV 与下层芯片键合及3D堆叠过程中,其中可能出现的问题主要包括,在TSV制造过程中的微孔可能导致TSV出现弱开路的情况,TSV氧化层中的小孔可能导致TSV与衬底的短路,去除种子层不彻底可能导致TSV之间的短路,键合面的氧化和污染、TSV间的高度差别、芯片之间的杂质离子都可能对键合质量造成不良影响,键合对准时在x、y、z方向的偏离可能导致TSV的短路或开路。


(2) 3D工艺所引入的新的片内故障:这些故障可能无法被传统的测试方法检测出来。例如, 3D工艺在四片减薄过程中可能导致新的缺陷。前期的研究表明,圆片减薄导致1-U特性退化、器件性能降低和成品率降低。 此外,热耗散及热机械应力也可能引入新的缺陷。多层堆叠的3D IC在工作过程中,芯片产生的热量未及时耗散,将很容易影响芯片的正常功能。另外,芯片内不同材料的热膨胀系数的差异会产生热应力,这也会进一步增大器件失效的概率。



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