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缺陷容忍度

信息来源:整理综合自《集成电路产业全书》 | 发布日期: 2022-05-11 | 浏览量:
关键词:缺陷容忍度

在器件制造过程中,由于工艺不完善等问题,会导致缺陷( Defect)的产生。随着工艺尺寸的不断缩小,因缺陷引起的器件失效问题变得更加严重。缺陷通常分为全局缺陷( Global Defect) 和局部缺陷( Local Defect)。全局缺陷是指相对较大的缺陷,如由圆片刮痕引起的缺陷,掩模版未对齐引起的缺陷,欠刻蚀和过刻蚀引起的缺陷。局部缺陷主要是指在工艺加工过程中,由化学物质和气体尘埃附着在芯片表面上引起的缺陷。


全局缺陷和局部缺陷都将导致成品率下降。注意,不是所有的缺陷都将导致如开路或短路等故障( Fault)。缺陷的位置和大小,以及电路的版图和密度将决定缺陷是否会引发故障。如图10-75 所示,图中上方的缺陷没有引起导体的开路,因此不会引起故障,而下方的缺陷会引起开路故障。因此,在考虑提高成品率时,只需要关注能引起电路故障的那部分缺陷。在工艺改善无法继续减少缺陷的情况下,要提高成品率,就需要引入容缺陷方法。在亚微米量级的工艺条件下,容缺陷方法首先通过建模的方式对缺险的分布进行预估,然后根据预估的结果,在设计制造过程中加入冗余模块,修改电路布局布线,从而改变电路版图,提高对缺陷的容忍度。

在纳米级的工艺条件下,由于纳米线和纳电子器件的尺寸较小,缺陷密度变得较高。目前,已有的容缺陷方法主要包括缺陷已知( Defect-Aware)容缺陷设计和缺陷未知( Defect-Unaware)容缺陷设计两种。缺陷已知容缺陷设计的关键步骤是容缺陷逻辑映射( DTLM),即给定有缺陷的器件结构和需要实现的逻辑函数,通过算法分析,找到器件结构与逻辑函数之间的对应关系,调整有缺陷器件结构之间的连接,实现逻辑功能。在缺陷未知容缺陷设计中,缺陷的存在和位置都是未知的,因此需要通过算法分析,在有缺陷的芯片中识别出通用的无缺陷子集(Univeral Defect-Free Subsets),并将无缺陷子集应用到设计流程中。基于无缺陷子集,可以建立可信的连接,实现缺陷未知容缺陷设计。



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