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嵌入式内核测试

信息来源:整理综合自《集成电路产业全书》 | 发布日期: 2022-05-10 | 浏览量:
关键词:嵌入式内核测试

随着集成电路工艺技术的发展和设计水平的提高,可将整个系统集成在单个芯片上,即系统芯片(SoC)。 为了提高设计效率和缩短上市时间,内核复用已经成为SoC设计的主要方法,这给基于嵌入式内核的SoC测试带来了巨大的困难。


1995年,IEEE 计算机学会的测试技术学会(Test Technology Technical Council, TTTC)开始对嵌入式内核的测试问题进行研究。1997 年,TTTC学会成立了嵌入式内核测试工作组( Embedded Core Test Group),负责制定嵌入式内核集成电路的测试标准。2005年3月,IEEE-SA 理事会通过针对嵌入式内核测试的IEEE Std 1500标准( IEEE Standard Testability Method for Embedded Core-Based Integrated Circuits)。2005年7月,美国国家标准协会( ANSI)通过关于嵌入式内核测试的正式标准; 2005 年8月,嵌入式内核测试标准正式出版。


嵌入式内核的SoC可测试性设计(DFT)需要在SoC设计过程中实现每个内核的可测试性,可测试性包括被测内核的可控制性和可观察性。可观察性是指能够完成对IP核的访问,解决的方法是利用SoC的测试访问机制来实现SoC引脚与嵌入式内核边界之间的数据传输,但这涉及数据位宽与内核端口位宽的匹配问题,因此需要在内核外部设计一个测试外壳(Wrapper)来匹配不同位宽的数据。


可控制性是指对IP核的控制能力。如果需要测试芯片中某一IP核,则需要激活该IP核并使其处于测试状态:测试完成后,则将该IP核置于正常工作状态。实现这种测试的方法是人为地定义IP核的工作模式和相应的控制指令,进而实现对IP核测试的控制。


基于嵌入式内核的SoC测试的IEEE 1500标准主要包含内核测试结构和内核测试语言(Core Test Language, CTL) 两部分。内核测试结构由测试外壳(Wapper)、测试访问机制(TAM)、 测试产生器和测试响应器组成。测试外壳是指包围在IP核周边的逻辑,它给IP核的测试提供一个标准的测试环境; 测试访问机制可用于传送测试信息,包括测试激励和测试响应;测试产生器用于产生内核的测试向量;测试响应器用于对测试结果进行分析和比较。内核测试语言(CTL) 是指对IP核进行测试时提供的交换测试信息的标准媒介。


硬件测试外壳主要利用寄存器为IP核测试建立一个测试环境。寄存器分为三大类,即外壳指令寄存器( Wrapper Instruction Register)、 外壳数据寄存器(Wrapper Data Registers) 和内核数据寄存器(Core Data Registr)。通过外壳指令寄存器可以使测试外壳进入测试模式,并初始化被包围的内核的测试活动;外壳数据寄存器包括外壳边界寄存器(Wrapper Boundary Register) 和外壳旁路寄存器(Wrapper Bypass Reister),外壳边界寄存器用于数据的串行化和解串,外壳旁路寄存器提供穿过内核的短路径,在数据需要以尽可能少的时钟周期穿过内核时,可以采用外壳旁路寄存器:内核数据寄存器是指在被外壳包围的内核内部的寄存器。嵌入式内核测试硬件结构图如图10-74所示。


IEEE 1500仅标准化了内核周围的测试外壳和TAM的接口。为了便于内核测试复用和SoC级测试程序开发,IEEE 1500 工作组又成立了一个内核测试语言(CTL)工作组。CTL可描述各种复杂的信号、分层模型和内核测试所要求的复杂信号时序及其在SoC级的复用。传递的测试信息包括测试方法,测试模式和测试规约,测试向量数据,故障模型和故障覆盖率数据,可测试性硬件信息及诊断信息。



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